一面：
1、亚稳态是怎么形成的？有什么危害？该怎么消除？
2、制程是什么？制程的进步给芯片会带来什么进步？又会
带来什么消极的效应？
3、制程提升会产生低阈值mos管，但是也会造成漏电增加。你
有什么办法降低芯片的功耗？
4、你的项目是干嘛的？规模（代码）怎么样？都是你自己做的嘛？
5、手撕一个代码吧，串行输入三个8bit数据，每个有效数据输入都会
有一个valid_in，之后进行比较，由大到小串行输出，每个有效数据输
出都要有valid_out，三个数据输出结束给一个done信号。
一开始我用了三组寄存器保存三个排列好大小的数据，再用了一组寄存器
做数据输出，用两个比较器进行数据比较。面试官让我优化，最后在其
循循善诱之下，我把输出寄存器去掉，利用另三组中某一组寄存器进行输出，
因为是串行输出，在第一个数据输出的同时将下一个数据赋值给“输出”寄存器。
并且利用串行特点优化成只使用一个比较器（只比较data_0与data_in）
1、了解uvm嘛？你认为设计和验证的区别是怎样的？
2、或者从另一个角度说，为什么reference model不能让
设计的人员来写？
因为这很容易让dut和reference model的功能自洽，没有
比较的意义了。然后说了一堆黑盒白盒灰盒，网有点卡没
听清楚。最重要的是要从两个不同的方面对dut的功能进
行对比，不能自洽。
3、你的控制器时钟比如从2g变到3g了，会对信号完整性造
成什么影响？该怎么解决？
我就回答了个odt，利用终端电阻吸收信号反射保证完整性
（这也是jedec文档介绍的odt的功能）。面试官说对这是
一种方法，还有别的吗？无。。。。
4、你的控制器有对ddr3进行training嘛？有calibration
嘛？在控制器工作的时候上级接口会给你读写命令嘛（就
是问我有没有状态信号给出）？这个状态信号是跨时钟
域，怎么处理的？快到慢不会出现漏采嘛？
5、说一下常用的跨时钟域信号的同步方法吧。
6、手撕一个代码，你选设计还是验证？画出电路图写出关
键代码。
然后我就手撕了一下单比特快到慢跨时钟域反馈展宽电
路。
三面：
1、你有没有在某段时间里有特别想超越他人当第一的想法？
我就说本科之前有，所以成绩不错保研到了复旦，但是研究生之后就一直在做项目，学
习成绩也相对不重要了。
2、你业余时间都在干嘛？有什么爱好嘛？
没什么业余时间，在阿里实习996，在实验室也是每晚十点多回宿舍。其余业余时间也主
要是打乒乓球锻炼了。
3、你怎么看待华为“艰苦奋斗”“时常自省”的价值观？
（我感觉就是在问我怎么看待华为996的工作）国内科技公司起步可能本来就
比国外晚，甚至晚很多年，只能付出比他们更多的时间精力来弥补。只有这样
才能存活下去，才能讲更进一步的进步。
4、那“时常自省”呢？
我经常自省。当初在入职阿里之前没有提前学习sv跟uvm的知识就已经让我非常自责
了。本来应该提前学习的。
5、你认为提前学习很重要？
对，就拿实习来说，当你入组之后发现有些人已经有较好的基础，已经用uvm搭建验证
环境了，而你还在起步阶段，这就让人非常的难受。。。。
6、我看你在阿里还实习了一段时间，如果阿里跟华为同时。。。（我还没等他
说完，抢先一步“那必须是华为啊”）不不不，我说你会从什么角度考虑？
一面技术面：
问了一些项目相关，以及cmos器件相关的基础知识
二面技术面：
从简历上体现出来的内容，逐层深入地问一些相关的知识，主要是项目和校园经历有关的技术性知识，手撕代码二分频，c语言排序
三面主管面：
主要问一些自己对于这个行业的理解，有关项目的深层次思考
1.说一说你的项目给你印象比较深刻的点
2.你觉得你的项目中，是材料的研发更重要还是后面算法的开发更重要？
3.请在纸上画出cmos电路的结构、原理、特性曲线和物理参数
4.你所写的verilog代码有没有导入到fpga中去实现过?
5.项目中有关数学建模比赛的内容？
6.请在纸上写出二分频的verilog代码，c语言排序代码，异或逻辑的真值表和表达式
7.你的项目的应用，能深入讲解一下你的项目中材料的工作原理吗？
8.你为何想要来成都？
9.你有什么问我的问题吗？
参加了华为举办的全国研究生数学建模比赛，获奖后参加华为的fx计划，校园招聘
在经过40 5的选择题笔试后，进行了一轮性格测试，之后，由于疫情影响，后面的三轮面试均是采用网络视频面试的方式
一二三面，两轮技术面和一轮主管面，一、二轮面试项目问的比较细致，在了解整个项目的同时，比较关注个人负责的部门，包括硬件架构、数据类型以及一些简单的数电、asic知识，没有手撕，三轮主管面主要简单了解项目，问了问个人情况
前后大约有两个星期的时间，目前处于等消息的状态，希望能过啊啊啊
整体而言，笔试题多刷刷题就能过，面试的话，要对自己的项目足够了解，有些项目因为做的比较早，需要对项目进行回滚复习，面试官都很好，难度正常
1.自我介绍，问了本科主要学习的课程和研究生主要学习的课程，考研or保研
2.简单介绍一下三个项目（简历里面的），主要问了正在进行的项目一，项目的整体情况，自己负责的部分，整个设计的流程，流程中的难点，学习到了什么
3.问了原码、补码、反码相关知识，问了三分频电路的设计、问了异步信号处理方法、问了ic设计流程、问了异步fifo的深度是如何计算的
4.问了下对公司的看法，对加班的看法
5.反问，有什么想问的
本次参加的是华为海思的暑期实习生招聘面试：
华为的实习生面试是分区域集中进行的，5月9号北京地区集中面试，一天内将面试流程走完，一面是技术面，一面通过之后会安排二面，没过就可以直接走人了，二面也是问技术相关或者闲扯几个问题。然后就是回去等通知了，过了的话就等着部门捞吧。
进去面试官让先自我介绍：这部分自己的介绍没有很好的抓住重点没理清逻辑，最好应该把自己的介绍跟自己要投的岗位结合起来。
接下来问了自己比较熟悉的项目，并要求在草稿纸上画出来讲一下：我画了项目的系统框图，是边画边讲的，然后面试官问自己主要做的工作是哪一部分，然后我介绍了自适应均衡模块，面试官让讲一下自适应均衡的原理，我结合公式讲了和框图讲了实现原理，但可能表达的有些繁琐，不够简洁，最后面试官让我用一到两句简短的话讲一下我自适应均衡的原理，但我没有总结的很好，讲了两句面试官打断我停了。
然后面试官说问我一些基础的问题：
1）fpga里边如何实现异步数据同步的问题，我说用fifo或双口ram，面试官问还有其他办法吗，我说我就知道这两个，接着问为什么fifo可以实现异步，我说读写时钟可以不同，面试官说内部原理呢，我说没有了解过
开始面试官先让我自我介绍，我主要说了一下现在和以前做的项目。我说我现在做的是一个rfid阅读器的soc项目，然后面试官立马让我画一下整个soc的架构图。我就一边画一边跟面试官讲，从arm内核到外设blablabla。讲完面试官觉得挺满意，还问我现在项目进度怎么样？我就说项目是我跟师兄在做，现在导师想让我做验证部分，所以我也在自学uvm。一听到uvm面试官又让我画一下整个验证平台的架构。画完之后他又问我，平时写过什么小电路吗？我就说了一堆，他就让我那你说一下fifo的基本架构把。然后我写过一个异步fifo（cummings那篇异步fifo论文），我也是一面画图一边讲解。画完之后面试官说不错，就说第一轮面试结束了，让我到旁边休息厅等第二轮综合面，而且还让我问了几个问题。我就问大概二轮面试要多久哇？（想想真是超傻的问题）
整轮面试大概10分钟，建议是准备的时候一定要对自己项目了然于心。面试官可能不一定懂你做的东西，不过他肯定能知道你有没有真的参与进去做。他会问得很细，比如一些小模块的实现、一些项目中涉及到的知识，像总线啊，ram之类的。其次是一些基本的数字电路也要比较熟，准备的时候我曾经总结了一堆知识点：verilog基本语法、时序逻辑电路组合逻辑电路、是否能综合、setup/hold time分析、毛刺的成因（竞争冒险）、fsm（二段三段式）、fifo（同步异步）、串并转换、分频电路（奇数分频，偶数分频）、流水线的实现、乒乓buffer，数电逻辑式计算。
华为数字芯片岗面试还是挺顺利的。整个面试氛围都很好，面试官一直是处于一种跟你讨论的角色来问你问题的，所以放轻松点，就像跟另外一个技术人员讨论技术问题就好了。准备的时候还是得着重自己做过的项目，面试官问的真的很细，不是很懂的就不要拿出来献丑了。另外一方面，保持自信很重要！
两轮技术面，第一个问一些基础的问题：总线，ddr接口，画一个时序图 异步fifo的。项目没怎么问。结束后几分钟就到了第二轮。问一些项目，画项目的框图，还问了iic的时序图。过程轻松。
面试官问的面试题： 0.校招通过笔试后，hr打电话问一些情况。然后等面试。
1.先是自我介绍，然后会从介绍中问一些问题，比如fpga的ddr等资源的调用。
2.调用ddr你是如何调用的，画个接口图？
3.同步时钟的时序图或者框图？
4.项目里大概说一下。
5.感觉很轻松，最后就是反问。
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